摘要：基于混合憶阻器-CMOS設(shè)計(jì)成的典型邏輯門(mén)在輸出端的憶阻器存在泄露電流,導(dǎo)致運(yùn)算輸出信號(hào)幅度產(chǎn)生衰減,引起多級(jí)互聯(lián)電路邏輯運(yùn)算混亂甚至出錯(cuò)。為了解決這一難題,文中提出采用變形邏輯運(yùn)算表達(dá)式,以CMOS反相器可實(shí)現(xiàn)的“非”邏輯操作完成輸出端信號(hào)傳遞這一方案,改進(jìn)了電路運(yùn)算設(shè)計(jì)結(jié)構(gòu)但不改變電路運(yùn)算的復(fù)雜度。進(jìn)而以“異或”、“異或非”邏輯門(mén)和一位全加器為例,以理論分析、新電路結(jié)構(gòu)設(shè)計(jì)和PSpice軟件模擬仿真三者共同驗(yàn)證了該方案的有效性。研究結(jié)果表明,該方案很好地解決了級(jí)間連接憶阻器的泄露電流,有效降低了邏輯運(yùn)算信號(hào)的衰減現(xiàn)象,且改進(jìn)設(shè)計(jì)的電路邏輯功能正確,運(yùn)算準(zhǔn)確性得到提高,輸出信號(hào)低電平近似為0 V,高電平達(dá)1.8 V,均接近理想值,有利于實(shí)現(xiàn)新型高性能復(fù)雜邏輯運(yùn)算的設(shè)計(jì)、開(kāi)發(fā)和大規(guī)模集成應(yīng)用。