摘要：針對人工神經(jīng)網(wǎng)絡(luò)計(jì)算密集型和數(shù)據(jù)密集型的計(jì)算特點(diǎn),在分析了當(dāng)前常見的硬件加速架構(gòu)的基礎(chǔ)上,提出了一種可重構(gòu)眾核加速陣列的邏輯結(jié)構(gòu),包括規(guī)則控制層、數(shù)據(jù)緩存層和乘加算粒層,在數(shù)據(jù)緩存層上還構(gòu)建片上網(wǎng)絡(luò),實(shí)現(xiàn)數(shù)據(jù)在各處理節(jié)點(diǎn)之間的流動。該結(jié)構(gòu)突破了馮諾依曼內(nèi)存墻的問題,實(shí)現(xiàn)了計(jì)算存儲一體化的近數(shù)據(jù)計(jì)算。